【收藏】13条FPGA基础知识，构建你的“逻辑观”(中)

8、FPGA时钟系统

1. FPGA的全局时钟是什么？

FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的。

2. 全局时钟和BUFG:

BUFG，输入为固定管脚，输出为H型全铜全局高速网络，这样抖动和到任意触发器的延时差最小，这个也就是FPGA做同步设计可以不需要做后仿真的原因。

全局时钟：今天我们从另一个角度来看一下时钟的概念：时钟是D触发器的重要组成部分，一个有效边沿使得D触发器进行一次工作。而更多的时候，D触发器保持住上次的值。对于D触发器来说，可以将输入信号和时钟作比较。也许你会问，这么比较有什么意义。首先看我们比较得出什么东西：

翻转率：R=Dr/Crx100%

就是D触发器改变一次值与时钟有效沿个数的比值。

举例:你写了一个来一个时钟有效沿就取一次反的电路，那么他的翻转率就是100%，翻转率和你的FPGA的功率有很大关系，翻转率越高，FPGA功率越高。

3. 全局时钟不够用是什么意思？

因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强。但是如果这些引脚用完了，就只能用一般的引脚了，而他们的驱动能力不强，有可能不能满足你的时序要求。(驱动...