如何在FPGA设计环境中加时序约束SDC

时间：2024-07-27 来源：网络搜集关于我们 0

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:http://bbs.eeworld.com.cn/thread-62197-1-1.html, 原作者: HDLWorld

如何在FPGA设计环境中加时序约束（一）

在给FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。

通常，在FPGA设计工具中都FPGA中包含有4种路径：

从输入端口到寄存器，从寄存器到寄存器，从寄存器到输出，从输入到输出的纯组合逻辑。

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