FPGA时序约束--基础理论篇

时间：2025-03-27 来源：FPGA_UCY 关于我们 0

FPGA开发过程中，离不开时序约束，那么时序约束是什么？简单点说，FPGA芯片中的逻辑电路，从输入到输出所需要的时间，这个时间必须在设定的时钟周期内完成，更详细一点，即需要满足建立和保持时间。

时序约束可以让和等FPGA开发软件，在布线时检测综合出来的逻辑电路是否满足这个时序要求，并生成时序报告。

一、建立/保持时间

1、基本概念

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