Vivado HLS 开发流程简介（高级综合）（FPGA）

在传统的FPGA设计流程中，一般是自顶向下的模块化设计，这些模块包括用户自己编写的RTL或者是供应商提供的IP核。而在新推出的高生产力设计流程中是以IP为核心的，把所有的模块都看做是IP，封装为IP，最主要的是IP的设计是基于C语言的，最后通过HLS将C语言代码转化为RTL，这能极大的加快设计进程。从这段时间的学习来看，HLS综合出来的电路比我自己写的RTL更省资源，在时序方面可能会差一些，因为我自己是习惯性的全流水，但它也满足了时序的要求。HLS还提供了非常多的经过深度优化的库，所以我个人觉得HLS综合的电路已经比很多刚接触FPGA不久的工程师要好了，传统的RTL设计可能...