cpld和fpga培训课件(留存版)

【正文】S 1 1 0 2 输入 L UT FPGA实现逻辑功能的基本原理LUT是 FPGA实现逻辑函数的基本单元，它由若干存储单元和数据选择器构成。 12 GAL中的输出逻辑宏单元 简单的时序可编程逻辑器件 GAL 输出逻辑宏单元C1 10 11 0 1 0 0 0 1 1 D Q Q AC0 AC1( n ) AC1( m ) XOR ( n ) PT M UX F M UX 来自与阵列 反馈 CL K OE 来自相邻的 I / O ( m ) 至下一相邻 OL M C I / O ( n ) 00 01 10 11 VCC T S M UX 三态控制选择器 S EL 乘积项选择器 1 0 O M UX 输出 选择器 S EL 反馈 选择器 S EL S EL 1 2 8 OR ( n ) 1 8 D ( n ) OLM C 乘积项数据选择器(2选 1) 输出数据选择器 (2选 1) 三态数据选择器 (4选 1) 反馈数据选择器 (4选1) 4个数据选择器：用不同的控制字实现不同的输出电路结构形式 13 可编程内部连线可 编程内部连线的作用是实现逻辑块与逻辑块之间、逻辑块与I/O块之间以及全局信号到逻辑块和 I/O块之间的连接。 复杂可编程逻辑器件 (CPLD) 7 CPLD器 件的逻 辑 块 复杂可编程逻辑器件 (CPLD) Xilnx XC9500: 输入变量有 36个，宏单元 18个 Altera MAX7000:输入变量有 36个 ,宏单元 16个。每个 I/O单元对应一个封装引脚，对 I/O单元编程，可将引脚定义为输入、输出和双向功能。 22 M 0 M 1 M 2 M 3 00 Y S 0 S 1 0 1 1 0 11 2 输入 L UT FPGA实现逻辑功能的基本原理 4个 SRAM存储单元目前 FPGA中的 LUT大多是4~5个输入， 1个输出。所以 FPGA需要外部的 PROM保存编程数据。 现场可编程门阵列 (FPGA) FPGA结构简介 30 3. 可编程连线资源可 编程开关实现逻辑块与逻辑块之间，逻辑块与连线之间，逻辑块与 I/O之间等的连接。 0 1 Y 0 1 S1 S0 Y S0 S1 0 1 0 1 0 1 0 1 0 1 S2 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 S2 L U T (a) 结构 ( b) 符号 存放 0或 1的存储单元 数据选择器 0 1 Y 0 1 S 1 S 0 0 1 0 1 0 1 0 1 0 1 S 2 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 / 1 0 1 L 1 0 1 B C 0 1 0 1 0 1 0 1 0 1 A 0 0 0 0 1 1 1 1 用查找表 LUT实现逻辑函数 用 LUT实现逻辑函数，变量 A、 B、 C接选择输入端，对存储单元进行编程 。通过对宏单元的编程可以实现组合逻辑输出、寄存器输出、清零、置位等工作方式。 逻辑块 内部 的可 编程 连线 区 I/O 单元 乘积项 阵列 乘积项 分配 宏单元 Macro cell PI 8 CPLD器 件的逻 辑 块 复杂可编程逻辑器件 (CPLD) （ 1）可编程乘积项阵列 逻辑块 内部 的可 编