FPGA实战开发技巧（3）

完成了输入、仿真以及管脚分配后就可以进行综合和实现了。在过程管理区双击Synthesize-XST，如图5-1所示，就可以完成综合，并且能够给出初步的资源消耗情况。图5-2 给出了模块所占用的资源。

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图5-1 设计综合窗口

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图5-2 综合结果报告

综合可能有3 种结果：如果综合后完全正确，则在Synthesize-XST 前面有一个打钩的绿色小圈圈；如果有警告，则出现一个带感叹号的黄色小圆圈；如果有错误，则出现一个带叉的红色小圈圈。综合完成之后，可以通过双击View RTL SchemaTIcs 来查看RTL 级结构图，察看综合结构是否按照设计意图来实现电路。ISE 会自动调用原理图编辑器ECS 来浏览RTL 结构。对于一个计数器，其RTL 结构图如图5-3 所示，综合结果符合设计者的意图，调用了加法器和寄存器来完成逻辑。