FPGA开发之--Verilog中的位移指令

FPGA开发比较复杂，其中的重点是时序设计。关于复杂时序设计，其中重点中的重点就是时序分析，设计状态机。在设计状态机的过程中就将整体的时序在头脑中有一个大概的划分。状态转换，状态内部的时序设计。有个高手讲过一句话，我觉得是很有道理的。时序是设计出来的，不是仿真仿出来的。一个时序逻辑的设计，如果开始没有一个整体的规划。上来就开始写代码，只会陷你于万劫不复之境地。

逻辑时序设计要求你对整个系统有一个大的规划，对每个模块，接口进行科学的定义。整体逻辑模块的划分，将有助于对逻辑的分割。更加详细和细致的理解整个功能模块的设计原理和定义。首先是在稿纸上进行详细的设计，画出整体的框图。

在代码设计阶段，一定要求是根据你的原理设计框图进行代码设计。如果有修改，得在原理图上标明。代码设计阶段主要关注几个点。一个是代码的可综合性，还一个...