FPGA设计寒假实训班

课程简介

第一阶段: HDL 硬件描述语言基础和综合软件的基础应用

目标职场:FPGA算法逻辑工程师，ASIC验证工程师本阶段目标：硬件描述语言（英文： ，简称： HDL ）是电子系统硬件行为描述、结构描述、数据流描述的语言。熟练掌握时序逻辑的描述，通过操作寄存器来实现时序逻辑。熟练掌握组合逻辑的描述，通过逻辑门电路查找表来描述组合逻辑电路。由浅入深地来学习各种可综合风格的 HDL模块，并把重点放在时序逻辑的可综合有限状态机的 HDL设计要点。把阻塞和非阻塞赋值的含义详细地解释清楚，并明确地提出可综合的模块编程在使用赋值操作时应注意的要点，按照这些要点来编写代码就可以避免在 仿真时出现冒险和竞争的现象。掌握Top Down的设计方法。测试模块的编写，基本的结构，编写测试激励信号的描写方式。仿真工具的使用，GUI仿真，命令脚本仿真。现阶段目标利用这种语言，熟练的描述出一系列分层次...