在FPGA开发中尽量避免全局复位的使用？

在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作。所以，在所有的程序中，我往往都在端口定义中使用同一个reset信号（其实好多时候根本就没有用到）。所以，当看到文档中提到，“不建议在FPGA设计中使用全局复位，或者说应该努力避免这种设计方式”时，许多设计人员（包括我）都会觉得非常难以理解，这种设计思想跟我们通常的认识是相冲突的！

继续读下去，不知不觉发现这个白皮书讲的还真是在理。接下来把我的个人理解讲述一下。

1.全局复位是不是关键时序？

全局复位信号一般由以下三种途径获得：

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