一种基于FPGA的安全计算机冗余同步驱动设计方法技术

本发明专利技术公开了一种基于FPGA的安全计算机冗余同步驱动设计方法，包括以下步骤：FPGA1、FPGA2接收上位机第一中央处理器、第二中央处理器下发的数据信息并解码，构成冗余通讯架构；系统将第一中央处理器、第二中央处理器同步，第一中央处理器将驱动信息进行编码后通过TSN通信协议传送给FPGA1。本发明专利技术通过两片电路设备负责同步驱动，对于任一FPGA1、FPGA2来说，当在τ1时间段内没接收到预驱动信号因子信号，说明FPGA1、FPGA2没接收到同步的驱动命令，则进入报警状态，放弃该次驱动命令；当在τ1时间段内接收到预驱动信号因子，则进入驱动状态，在驱动状态则输出驱动动作，该方案解决了非同源时钟下，同步驱动问题，也巧妙监控了两片中央处理器下发的驱动命令是否同步。片中央处理器下发的驱动命令是否同步。片中央处理器下发的驱动命令是否同步。

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【技术实现步骤摘要】

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