JPEG-LS多路并行译码的FPGA实现

摘 要： 提出了一种基于FPGA的JPEG-LS的多路并行译码系统，运用VHDL语言实现，以提高图像的译码速度。系统主要分为检测模块、译码模块和码流分配模块三部分。在检测模块中提取和去除头文件的图像信息，译码模块则根据算法对图像数据进行恢复，码流分配模块为多路并行算法的关键，利用流水线结构的思路采用乒乓操作将码流从检测模块传送到外部RAM。在译码时采用同样的方法将数据送入多个译码模块进行译码。

关键词： 现场可编程逻辑门阵列；码流分配；多路并行；流水线；乒乓操作

JPEG-LS无损和近无损压缩算法已经在医疗和遥感图像领域得到了广泛应用。在现有的硬件译码中实现高性能的JPEG-LS译码大都采用流水线处理方式[1]。并行运算在硬件译码中的应用使得其相对于软件译码更有明显的优势。由于FPGA具有系统结构和逻辑单元灵活、集成度高、开发周期短、可适用于较大规模的电路等优点，因此本设计中采用FPGA作为硬件开发平台，对图片的译码采用多路并行的方式[2]来实现高速译码。为了节省系统资源，本设计采用四路并行译码。由于处理的图像信息量比较大，在图片处理过程中需要对数据进行缓存，而在芯片内部的RAM无法满足要求的情况下，采用外挂RAM对从检测模块和解码模块出来的图片信息...