数字下变频中抽取滤波器的设计及FPGA实现

摘 要：针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。通过搭建系统模型验证之后，利用 ISE 12.3在 - FPGA上实现了一种下采样率为64的抽取滤波器。仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。

0 引言

数字下变频是软件无线电接收机的关键模块，高速数字信号进行变频、降采样、滤波，将高速中频信号变为低速基带信号[1-2]，便于后级处理。其中，降采样和滤波是下变频的关键模块，由抽取滤波器来完成[3]。由于多级结构可以大大降低滤波器的阶数[4]，允许每一级归一化过渡带宽比较宽[5]，抽取滤波器一般采用多级结构实现，常用结构如图1所示，级联积分梳状（ -com，CIC）滤波器通常作为第一级抽取滤波器[1-6]。

为缩短关键路径，从而提高采样速度，滤波器常采用

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