FPGA开发设计必经之路：时序分析

时序分析是FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。

时钟的时序特性主要分为抖动()、偏移(Skew)、占空比失真(Duty Cycle )3点。对于低速设计，基本不用考虑这些特征；对于高速设计，由于时钟本身的原因造成的时序问题很普遍，因此必须关注。

时钟抖动 (clock )

理想的时钟信号应该是理想的方波，但是现实中的时钟的边沿变化不可能是瞬变的，它有个从低到高 / 从高到低的变化过程，如下图所示。

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