FPGA原型验证-时钟门控的替换

RTL设计、验证完成后，就该上菜FPGA原型验证了。将芯片RTL设计修改映射到FPGA上，没有FPGA工程师的话就得自己上啦。芯片ASIC设计中，不可避免会例化门级单元，比如CRG里：

一方面，ASIC设计里面可能存在很多个异步、同步/分频时钟，但FPGA可以将多个同步/分频时钟简单连接在一起用同一个时钟，甚至降频到10MHz进行仿真，因为我们只需要在FPGA上完成function功能验证。带Power domain(power gating cell/level shifter/isolation)的低功耗设计FPGA是无法模拟的，即低功耗设计是FPGA无法验证的，更何况ASIC芯片的时钟树和FPGA的时钟、复位是有质的不同的，因此，FPGA上完成function功能验证即可。

一方面，ASIC设计必然有大量门控时钟单元器件，当芯片RTL设计修改映射到FPGA上后，FPGA编译器肯定是不识别Foundry的STD Cell的，我们甚至可以直接assign clk_g = clk && e...