用Verilog还是用HLS来进行FPGA设计有答案了！

经常听人说，Verilog或VHDL与HLS相比，就好比是几十年前的汇编语言与C语言，HDL迟早会被HLS取代的。这些话已经讲了有一二十年了，还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述，调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况，值得一看。

摘要：为了提高设计数字硬件组件的效率，高层综合（HLS）被视为提高设计抽象水平的下一步。但是，HLS工具的结果质量（QoR）往往落后于手动寄存器传输级别（RTL）流程的质量。在本文中，我们调查了自2010年以来发表的有关HLS和RTL设计流程之间的QoR和生产率差异的科学文献。我们的调查总共涵盖46篇论文和118篇相关申请。我们的结果表明，平均而言，RTL流程的QoR仍然优于最新的HLS工具。但是，使用HLS工具的平均开发时间仅为RTL流程的三分之一，并且设计人员使用HLS可以获得的生产率是其四倍以上。根据我们的发现，我们还提供了一个模型案例研究，以总结HLS和RTL之间的比较研究中的最佳实践。我们的案例研究的结果也与调查结果一致，因为使用HLS工具可以使生产率提高六倍。此外，为了帮助弥合QoR差距，我们提供了一份针对改善HLS的文献调查。我们的结果使我们得出结论，HLS当前是用于快速原型设计...