FPGA学习-Verilog语法之generate使用详解

generate的主要功能就是对module，net，reg，parameter，assign，always，task，function进行复制，在这里，我们这主要是介绍generate和for的搭配使用。

1. generate_for

使用generate_for的时候，必须要注意以下几点要求：

l 必须使用genvar申明一个正整数变量，用作for的判断变量；

l for里面的内嵌语句，必须写在begin_end里面；

l begin_end需要一个名字。